Выпускная квалификационная работа написана на языке Verilog в Modelsim. Смоделировано в Quartus II. Тема: Аппаратная реализация ведического алгоритма умножения.
Быстро усваиваю новую информацию и легко обучаюсь, ответственна и пунктуальна, коммуникабельна
напишите коммент
0 комментов
можете перейти, но сначала проверьте ссылку и будьте аккуратны: не вводите по ссылке пароли, номера телефонов и банковских карт, и другие личные данные
https://
уверены, что хотите выйти?
придется авторизоваться заново, а заполненные данные будут удалены
пост закреплён — пока закрепить можно только один пост
что-то пошло не так — попробуйте снова чуть попозже
